Laporan Akhir 1

  [KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. alat dan bahan

3. Rangkaian Simulasi

4. prinsip kerja rangkaian

5. video rangkaian

6. analisa

7. link download

 1. jurnal[kembali]

2. alat dan bahan [kembali]

a.. Jumper

Gambar 1. Jumper

b.Panel DL 2203D 

c.Panel DL 2203C 

d.Panel DL 2203S

Gambar 2. Modul De Lorenzo

a. IC 74LS112 (J-K Flip-Flop)

b. CD4013B (D Flip-Flop)

c. Power DC

Gambar 6. Power DC

d. Switch (SW-SPDT)

Gambar 7. Switch

e. Logicprobe atau LED

Gambar 8. Logic Probe

 3. Rangkaian Simulasi  [kembali]

 4. prinsip kerja rangkaian [kembali]

Rangkaian pada percobaan 1 ini menggunakan JK flip flop dan D flip flop yang memiliki kesenjangan kondisi, dimana kedua input R & S pada flip flop tersebut salah satunya aktif yang mengakibatkan tabel kebenaran untuk sekma input D J K logika rise dan fall time pada masing-masing clock tidak berlaku atau tidak berpengaruh terhadap rangkaian

 5. video rangkaian [kembali]

 6. analisa [kembali]

 7. link download [kembali]Download Simulasi Rangkaian klik disini 

Download Video klik disini

Datasheet JK Flip Flop klik disini

Datasheet D Flip Flop klik disini

Download Datasheet XOR 4030 klik disini

Download Datasheet NOT klik disini

Download Datasheet OR 4071 klik disini

Download Datasheet AND 4073 klik disini

Download Datasheet LED klik disini

Download Datasheet Resistor klik disini

Download Datasheet Switch klik disini

p>